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An area efficient vedic multiplier for FFT processor implementation using 4-2 compressor adder
International Journal of Electronics ( IF 1.3 ) Pub Date : 2023-11-06 , DOI: 10.1080/00207217.2023.2278434 S. Dhanasekar 1
International Journal of Electronics ( IF 1.3 ) Pub Date : 2023-11-06 , DOI: 10.1080/00207217.2023.2278434 S. Dhanasekar 1
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This article proposes a compact compressor adder of Vedic multiplication for an area-efficient FFT architecture. A standard multi-radix-24,22,23 FFT with a single-path delay feedback structure is c...
中文翻译：
使用 4-2 压缩器加法器实现 FFT 处理器的面积高效吠陀乘法器
本文提出了一种紧凑的 Vedic 乘法压缩器加法器，用于面积高效的 FFT 架构。具有单路延迟反馈结构的标准多基 24,22,23 FFT 是...
更新日期：2023-11-10
中文翻译：
使用 4-2 压缩器加法器实现 FFT 处理器的面积高效吠陀乘法器
本文提出了一种紧凑的 Vedic 乘法压缩器加法器，用于面积高效的 FFT 架构。具有单路延迟反馈结构的标准多基 24,22,23 FFT 是...
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